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Vhdl source file

Beschreibung

CSD project_1 (EX1A)

Mindmap von Cristina Pérez9355, aktualisiert more than 1 year ago

	Erstellt von Cristina Pérez9355 vor mehr als 8 Jahre

Zusammenfassung der Ressource

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synthesis
1. circuit synthesized for a target chip PDL, FPGA
  1. VHDL-based simulation TestBench
    1. behavioral high-level simulation
    2. Gate-level simulation
      1. Run simulation
  2. LAB test & measurements
Circuit_1.vhd
writing a text file scriptum editor
1. equation
schematic entry translation
1. schematic

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