Notions de base en VHDL

Virginie FRESSE
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Virginie FRESSE
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142
1

Description

Quiz on Notions de base en VHDL, created by Virginie FRESSE on 07/28/2015.

Resource summary

Question 1

Question
Est un objet VHDL:
Answer
  • Entité
  • signal
  • entier
  • architecture

Question 2

Question
Une constante est
Answer
  • type
  • sous type
  • objet
  • unité de conception

Question 3

Question
une variable est
Answer
  • type
  • objet
  • entier
  • unité primaire

Question 4

Question
un entier est
Answer
  • objet
  • type
  • sous type

Question 5

Question
un réel est
Answer
  • type
  • sous type
  • objet

Question 6

Question
Le nombre d'objets en VHDL est
Answer
  • 2
  • 3
  • 4
  • 5
  • 6

Question 7

Question
0 est de type
Answer
  • bit
  • std_logic
  • integer
  • booléen
  • naturel

Question 8

Question
'0' est de type
Answer
  • bit
  • std_logic
  • integer
  • booléen
  • natural

Question 9

Question
L'affectation d'un signal se fait avec
Answer
  • =
  • :=
  • <=

Question 10

Question
L'affectation d'une variable se fait avec
Answer
  • =
  • :=
  • <=

Question 11

Question
une instruction VHDL peut être sur plusieurs lignes
Answer
  • vrai
  • faux

Question 12

Question
les commentaires en VHDL
Answer
  • sont précédés de --
  • sont entourés par --
  • sont entourés de /* */

Question 13

Question
le VHDL fait la différence entre les majuscules et minuscules
Answer
  • vrai
  • faux

Question 14

Question
il est possible de mettre plusieurs instructions sur une même ligne
Answer
  • vrai
  • faux

Question 15

Question
une instruction
Answer
  • se termine par .
  • se termine par ;
  • une ligne correspond à une instruction
  • peut se prolonger sur plusieurs lignes

Question 16

Question
le VHDL est sensible aux espaces
Answer
  • vrai
  • faux

Question 17

Question
le VHDL est sensible aux sauts de ligne
Answer
  • vrai
  • faux

Question 18

Question
un identificateur
Answer
  • doit commencer par une lettre
  • doit commencer par un chiffre
  • a une taille maximale de 8 caractères
  • ne doit pas se terminer par _
  • peut contenir plusieurs _ même à la suite
  • la taille est infinie

Question 19

Question
un signal et une variable peuvent être de type std_logic
Answer
  • vrai
  • faux

Question 20

Question
la concaténation de chaines de caractère se fait avec
Answer
  • @
  • &
  • +

Question 21

Question
la concaténation de bit_vector se fait avec
Answer
  • @
  • &
  • +

Question 22

Question
"11"&"01"=
Answer
  • 1101
  • 0111
  • 1011

Question 23

Question
1+1 est une opération entre deux
Answer
  • caractères
  • bit
  • std_logic
  • integer
  • positive

Question 24

Question
un objet pouvant prendre les valeurs '0' et '1' est de type
Answer
  • bit
  • bit_vector
  • std_logic
  • integer
  • caractère

Question 25

Question
Z signifie
Answer
  • haute impédance
  • état bas
  • inconnu
  • faible

Question 26

Question
X signifie
Answer
  • état haut
  • état bas
  • haute impédance
  • conflit
  • non initialisé

Question 27

Question
"0011" est de type
Answer
  • bit
  • std_logic
  • bit_vector
  • std_logic_vector

Question 28

Question
std_logic_vector (7 downto 0) est
Answer
  • type
  • sous type
  • objet

Question 29

Question
std_logic_vector (0 to 7)
Answer
  • est un sous type
  • est un vecteur de 8 std_logic
  • le bit de poids fort est le bit d'indice 7
  • le bit de poids fort est le bit d'indice 0
  • le bit de poids fort est le bit le plus à droite

Question 30

Question
bit_vector( 4 to 9)
Answer
  • est untype
  • contient 9 bits
  • l'indice du bit de poids fort est 4
  • l'indice du bit de poids faible est 4

Question 31

Question
le type physique est
Answer
  • simulable
  • synthétisable

Question 32

Question
le type bit est
Answer
  • simulable
  • synthétisable

Question 33

Question
le type réel est
Answer
  • simulable
  • synthétisable

Question 34

Question
integer range 0 to 9 est
Answer
  • type
  • sous type
  • objet

Question 35

Question
la taille de std_logic_vector( 9 downto 1) est
Answer
  • 0
  • 8
  • 9
  • 10

Question 36

Question
la taille de std_logic_vector (0 downto 9) est
Answer
  • 0
  • 8
  • 9
  • 10

Question 37

Question
soit a un signal de type std_logic_vector( 3 downto 0);
Answer
  • a := "0011"
  • a := '0011'
  • a <= "0011"
  • a <= '0011'

Question 38

Question
soit b une variable de type bit
Answer
  • b='1'
  • b :='1'
  • b <="1"
  • b <='1'

Question 39

Question
soit c un signal de type std_logic_vector(8 downto 0)
Answer
  • c := '000000000'
  • c <= '000000000'
  • c := "000000000"
  • c<= "000000000"
  • c <= (others => '0')
  • c <= (others =>"'0")
  • c <= (others <= '0')

Question 40

Question
a ( 2 to 4)
Answer
  • ='11'
  • ='1100'
  • ="11"
  • ='"1100"

Question 41

Question
d est une variable de type caractère
Answer
  • d :='d'
  • d<:='d'
  • d :="d"
  • d <=d

Question 42

Question
variable e:bit_vector(1 to 4) := "1100"
Answer
  • e := (1 := '1', 2:= '1", 3 := '0',4=: '0')
  • e := (4 => '1', 3 => '1", 2 => '0',1=> '0')
  • e := (1 => '1', 2 => '1", 3 => '0',4=> '0')
  • e := (1 => '1', 2 => '1",others =>'0')

Question 43

Question
natural est
Answer
  • un sous type de positive
  • un sous type d'integer
  • est supérieur à 0
  • est strictement supérieur à 0
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