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Introducción a los PLD’s: VHDL

Descripción del Diseño

•Captura Esquemática •Descripción basada en Lenguaje

Implementación del Diseño

•Verificación de Reglas de Diseño

•Partición y Mapeo de Lógica.

•Creación de Archivo de Programación

Simulación funcional

Verificación de la funcionalidad de la Lógica

Simulación Temporizada

Se requiere de información de temporización posterior a los procesos de Colocación

Temporización Estático

Obtener resultados mejores a los de la simulación temporizada

Depuración del diseño integrado al Sistema (In-System) siendo desarrollado

•Para dispositivos reprogramables

•Uso de otros Sistemas de Software & Hardware

Métodos

Descripción con un Lenguaje (HDL)

Captura Esquemática (p.ej. OrCAD)

De Bajo Nivel

PALASM

OPAL

PLPL

De Alto Nivel

Handel C

System C

Verilog

VHDL

Elementos sintácticos del VHDL

Comentarios

Se consideran comentarios después de dos guiones medios seguidos “--”

Símbolos especiales

Existen caracteres especiales sencillos como (&, #, +, *, =) o dobles como ( :=, <=).

Identificadores

Es lo que se usa para dar nombre a los diferentes objetos del lenguaje.

Números

Se considera que se encuentra en base 10, se admite la notación científica convencional es posible definir números en otras bases utilizando el símbolo # : 2#11000100#

Caracteres

Es cualquier letra o carácter entre comillas simples: ‘3’, ‘t’

Cadenas

Son un conjunto de caracteres englobados por comillas dobles: “hola”

Cadenas de bits

Los tipos bit y bit_vector son en realidad tipo carácter y arreglo de caracteres respectivamente, se coloca un prefijo para indicar la base : O”126”, X”FE”

Palabras reservadas

Son las instrucciones, órdenes y elementos que permiten definir sentencias.

Estructura Básica de un Programa VHDL

Declaración de Entidad (entity)

Arquitectura (architecture)

Consiste en la descripción de los puertos de entrada o salida de un circuito, el cual es identificado como una entidad (entity)

Unidad de Diseño Secundaria que describe el comportamiento interno de una entidad

Limitación: Difícil o imposible la manipulación de diseños complejos

Ventajas del VHDL

--Notación Estandarizada

--Reutilización de Código

--Facilitar la Verificación/Prueba y puesta a punto del sistema a diseñar

--Capacidad descriptiva del comportamiento del sistema en distintos niveles de abstracción: Algorítmico, RTL (Register Transfer Logic) o concurrente, estructural (Lógico), Netlist.

precedencia de operadores

se encuentran ordenados de mayor (arriba) a menor (abajo), los operadores que se encuentran en la misma fila tienen la misma precedencia y serán evaluados siguiendo el orden de izquierda a derecha

Objetos de datos

es un elemento que toma un valor de algún tipo de dato determinado, según sea el tipo de dato, el objeto poseerá un conjunto de propiedad

CLASES

Una constante es un elemento que puede tomar un único valor de un tipo dato, las constantes pueden ser declaradas dentro de entidades, arquitecturas, procesos y paquetes

Las variables pueden ser modificadas cuando sea necesario, pueden ser declaradas solamente dentro de los procesos y subprogramas.

Las señales si pueden almacenar o pasar valores lógicos, por lo tanto, representan elementos de memoria o conexiones y si pueden ser sintetizadas. Son declaradas en las arquitecturas antes del BEGIN.

Uso de Librerías y Paquetes

Lugar donde se almacenan los Paquetes definidos por el fabricante de la herramienta de desarrollo o el usuario

Sintaxis:

use nombre_librería.nombre_paquete .all;

Paquetes

•Un paquete contiene:

• Declaraciones de Tipos y Subtipos de Datos

• Definiciones de Constantes

• Definiciones de Funciones y Procedimientos

• Declaraciones de Componentes (Sumadores, Restadores, Contadores, Multiplicadores, etc)

Biblioteca (library)

Enunciados Concurrentes

Unidad de Cómputo/Cálculo que realiza lo siguiente:

•Lectura de Señales.

•Realiza cálculos basados en los valores de las Señales.

•Asigna los valores calculados a Señales específicas

Tipos

Asignación de Señal

Permite asignar un valor calculado a una señal o puerto

Tipos

mediante Ecuaciones Booleanas

•Asignaciones Condicionales de Señales

La construcción when-else

Asignaciones de Señales por Selección

La construcción with-select-when

Proceso (process)

Permite definir un algoritmo secuencial que lee valores de Señales y calcula nuevos valores que son asignados a otras Señales.

Bloque

Grupo de enunciados concurrentes

Llamada a un Componente predefinido

Llamada a un Procedimiento (procedure)

Llama a un algoritmo que calcula y asigna valores a Señales

operadores

Lógicos

and, or, nand, xor, xnor, not

Operandos deben tener la misma longitud, excepto para el operador not, el cual se aplica por lo general a un solo operando.

Relacionales

Para fines de comparación de datos. •Operadores incluidos en los paquetes: std_numeric y std_logic_arith