Quiz by Virginie FRESSE, created more than 1 year ago

Quiz on Notions de base en VHDL, created by Virginie FRESSE on 28/07/2015.

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Notions de base en VHDL

Each question in this quiz is timed.

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Question 1 of 43

1

Est un objet VHDL:

Select one or more of the following:

Entité
signal
entier
architecture

Explanation

Question 2 of 43

1

Une constante est

Select one or more of the following:

type
sous type
objet
unité de conception

Explanation

Question 3 of 43

1

une variable est

Select one or more of the following:

type
objet
entier
unité primaire

Explanation

Question 4 of 43

1

un entier est

Select one of the following:

objet
type
sous type

Explanation

Question 5 of 43

1

un réel est

Select one of the following:

type
sous type
objet

Explanation

Question 6 of 43

1

Le nombre d'objets en VHDL est

Select one of the following:

2
3
4
5
6

Explanation

Question 7 of 43

1

0 est de type

Select one or more of the following:

bit
std_logic
integer
booléen
naturel

Explanation

Question 8 of 43

1

'0' est de type

Select one or more of the following:

bit
std_logic
integer
booléen
natural

Explanation

Question 9 of 43

1

L'affectation d'un signal se fait avec

Select one of the following:

=
:=
<=

Explanation

Question 10 of 43

1

L'affectation d'une variable se fait avec

Select one of the following:

=
:=
<=

Explanation

Question 11 of 43

1

une instruction VHDL peut être sur plusieurs lignes

Select one of the following:

vrai
faux

Explanation

Question 12 of 43

1

les commentaires en VHDL

Select one of the following:

sont précédés de --
sont entourés par --
sont entourés de /* */

Explanation

Question 13 of 43

1

le VHDL fait la différence entre les majuscules et minuscules

Select one of the following:

vrai
faux

Explanation

Question 14 of 43

1

il est possible de mettre plusieurs instructions sur une même ligne

Select one of the following:

vrai
faux

Explanation

Question 15 of 43

1

une instruction

Select one or more of the following:

se termine par .
se termine par ;
une ligne correspond à une instruction
peut se prolonger sur plusieurs lignes

Explanation

Question 16 of 43

1

le VHDL est sensible aux espaces

Select one of the following:

vrai
faux

Explanation

Question 17 of 43

1

le VHDL est sensible aux sauts de ligne

Select one of the following:

vrai
faux

Explanation

Question 18 of 43

1

un identificateur

Select one or more of the following:

doit commencer par une lettre
doit commencer par un chiffre
a une taille maximale de 8 caractères
ne doit pas se terminer par _
peut contenir plusieurs _ même à la suite
la taille est infinie

Explanation

Question 19 of 43

1

un signal et une variable peuvent être de type std_logic

Select one of the following:

vrai
faux

Explanation

Question 20 of 43

1

la concaténation de chaines de caractère se fait avec

Select one of the following:

@
&
+

Explanation

Question 21 of 43

1

la concaténation de bit_vector se fait avec

Select one of the following:

@
&
+

Explanation

Question 22 of 43

1

"11"&"01"=

Select one of the following:

1101
0111
1011

Explanation

Question 23 of 43

1

1+1 est une opération entre deux

Select one or more of the following:

caractères
bit
std_logic
integer
positive

Explanation

Question 24 of 43

1

un objet pouvant prendre les valeurs '0' et '1' est de type

Select one or more of the following:

bit
bit_vector
std_logic
integer
caractère

Explanation

Question 25 of 43

1

Z signifie

Select one of the following:

haute impédance
état bas
inconnu
faible

Explanation

Question 26 of 43

1

X signifie

Select one of the following:

état haut
état bas
haute impédance
conflit
non initialisé

Explanation

Question 27 of 43

1

"0011" est de type

Select one or more of the following:

bit
std_logic
bit_vector
std_logic_vector

Explanation

Question 28 of 43

1

std_logic_vector (7 downto 0) est

Select one or more of the following:

type
sous type
objet

Explanation

Question 29 of 43

1

std_logic_vector (0 to 7)

Select one or more of the following:

est un sous type
est un vecteur de 8 std_logic
le bit de poids fort est le bit d'indice 7
le bit de poids fort est le bit d'indice 0
le bit de poids fort est le bit le plus à droite

Explanation

Question 30 of 43

1

bit_vector( 4 to 9)

Select one or more of the following:

est untype
contient 9 bits
l'indice du bit de poids fort est 4
l'indice du bit de poids faible est 4

Explanation

Question 31 of 43

1

le type physique est

Select one or more of the following:

simulable
synthétisable

Explanation

Question 32 of 43

1

le type bit est

Select one or more of the following:

simulable
synthétisable

Explanation

Question 33 of 43

1

le type réel est

Select one or more of the following:

simulable
synthétisable

Explanation

Question 34 of 43

1

integer range 0 to 9 est

Select one or more of the following:

type
sous type
objet

Explanation

Question 35 of 43

1

la taille de std_logic_vector( 9 downto 1) est

Select one or more of the following:

0
8
9
10

Explanation

Question 36 of 43

1

la taille de std_logic_vector (0 downto 9) est

Select one or more of the following:

0
8
9
10

Explanation

Question 37 of 43

1

soit a un signal de type std_logic_vector( 3 downto 0);

Select one or more of the following:

a := "0011"
a := '0011'
a <= "0011"
a <= '0011'

Explanation

Question 38 of 43

1

soit b une variable de type bit

Select one or more of the following:

b='1'
b :='1'
b <="1"
b <='1'

Explanation

Question 39 of 43

1

soit c un signal de type std_logic_vector(8 downto 0)

Select one or more of the following:

c := '000000000'
c <= '000000000'
c := "000000000"
c<= "000000000"
c <= (others => '0')
c <= (others =>"'0")
c <= (others <= '0')

Explanation

Question 40 of 43

1

a ( 2 to 4)

Select one or more of the following:

='11'
='1100'
="11"
='"1100"

Explanation

Question 41 of 43

1

d est une variable de type caractère

Select one or more of the following:

d :='d'
d<:='d'
d :="d"
d <=d

Explanation

Question 42 of 43

1

variable e:bit_vector(1 to 4) := "1100"

Select one or more of the following:

e := (1 := '1', 2:= '1", 3 := '0',4=: '0')
e := (4 => '1', 3 => '1", 2 => '0',1=> '0')
e := (1 => '1', 2 => '1", 3 => '0',4=> '0')
e := (1 => '1', 2 => '1",others =>'0')

Explanation

Question 43 of 43

1

natural est

Select one or more of the following:

un sous type de positive
un sous type d'integer
est supérieur à 0
est strictement supérieur à 0

Explanation