Test
Notions de base en VHDL
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Preguntas del test (43)
1Est un objet VHDL:
- AEntité
- Bsignal
- Centier
- Darchitecture
2Une constante est
- Atype
- Bsous type
- Cobjet
- Dunité de conception
3une variable est
- Atype
- Bobjet
- Centier
- Dunité primaire
4un entier est
- Aobjet
- Btype
- Csous type
5un réel est
- Atype
- Bsous type
- Cobjet
6Le nombre d'objets en VHDL est
- A2
- B3
- C4
- D5
- E6
70 est de type
- Abit
- Bstd_logic
- Cinteger
- Dbooléen
- Enaturel
8'0' est de type
- Abit
- Bstd_logic
- Cinteger
- Dbooléen
- Enatural
9L'affectation d'un signal se fait avec
- A=
- B:=
- C<=
10L'affectation d'une variable se fait avec
- A=
- B:=
- C<=
11une instruction VHDL peut être sur plusieurs lignes
- Avrai
- Bfaux
12les commentaires en VHDL
- Asont précédés de --
- Bsont entourés par --
- Csont entourés de /* */
13le VHDL fait la différence entre les majuscules et minuscules
- Avrai
- Bfaux
14il est possible de mettre plusieurs instructions sur une même ligne
- Avrai
- Bfaux
15une instruction
- Ase termine par .
- Bse termine par ;
- Cune ligne correspond à une instruction
- Dpeut se prolonger sur plusieurs lignes
16le VHDL est sensible aux espaces
- Avrai
- Bfaux
17le VHDL est sensible aux sauts de ligne
- Avrai
- Bfaux
18un identificateur
- Adoit commencer par une lettre
- Bdoit commencer par un chiffre
- Ca une taille maximale de 8 caractères
- Dne doit pas se terminer par _
- Epeut contenir plusieurs _ même à la suite
- Fla taille est infinie
19un signal et une variable peuvent être de type std_logic
- Avrai
- Bfaux
20la concaténation de chaines de caractère se fait avec
- A@
- B&
- C+
21la concaténation de bit_vector se fait avec
- A@
- B&
- C+
22"11"&"01"=
- A1101
- B0111
- C1011
231+1 est une opération entre deux
- Acaractères
- Bbit
- Cstd_logic
- Dinteger
- Epositive
24un objet pouvant prendre les valeurs '0' et '1' est de type
- Abit
- Bbit_vector
- Cstd_logic
- Dinteger
- Ecaractère
25Z signifie
- Ahaute impédance
- Bétat bas
- Cinconnu
- Dfaible
26X signifie
- Aétat haut
- Bétat bas
- Chaute impédance
- Dconflit
- Enon initialisé
27"0011" est de type
- Abit
- Bstd_logic
- Cbit_vector
- Dstd_logic_vector
28 std_logic_vector (7 downto 0) est
- Atype
- Bsous type
- Cobjet
29std_logic_vector (0 to 7)
- Aest un sous type
- Best un vecteur de 8 std_logic
- Cle bit de poids fort est le bit d'indice 7
- Dle bit de poids fort est le bit d'indice 0
- Ele bit de poids fort est le bit le plus à droite
30bit_vector( 4 to 9)
- Aest untype
- Bcontient 9 bits
- Cl'indice du bit de poids fort est 4
- Dl'indice du bit de poids faible est 4
31le type physique est
- Asimulable
- Bsynthétisable
32le type bit est
- Asimulable
- Bsynthétisable
33le type réel est
- Asimulable
- Bsynthétisable
34integer range 0 to 9 est
- Atype
- Bsous type
- Cobjet
35la taille de std_logic_vector( 9 downto 1) est
- A0
- B8
- C9
- D10
36la taille de std_logic_vector (0 downto 9) est
- A0
- B8
- C9
- D10
37soit a un signal de type std_logic_vector( 3 downto 0);
- Aa := "0011"
- Ba := '0011'
- Ca <= "0011"
- Da <= '0011'
38soit b une variable de type bit
- Ab='1'
- Bb :='1'
- Cb <="1"
- Db <='1'
39soit c un signal de type std_logic_vector(8 downto 0)
- Ac := '000000000'
- Bc <= '000000000'
- Cc := "000000000"
- Dc<= "000000000"
- Ec <= (others => '0')
- Fc <= (others =>"'0")
- Gc <= (others <= '0')
40a ( 2 to 4)
- A='11'
- B='1100'
- C="11"
- D='"1100"
41d est une variable de type caractère
- Ad :='d'
- Bd<:='d'
- Cd :="d"
- Dd <=d
42variable e:bit_vector(1 to 4) := "1100"
- Ae := (1 := '1', 2:= '1", 3 := '0',4=: '0')
- Be := (4 => '1', 3 => '1", 2 => '0',1=> '0')
- Ce := (1 => '1', 2 => '1", 3 => '0',4=> '0')
- De := (1 => '1', 2 => '1",others =>'0')
43natural est
- Aun sous type de positive
- Bun sous type d'integer
- Cest supérieur à 0
- Dest strictement supérieur à 0
Información
- Descripción
- Test sobre Notions de base en VHDL, creado por Virginie FRESSE el 28/07/2015.
- Autor
- Virginie FRESSE
- Idioma
- English
- Visitas
- 165
- Valoración
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