¡GoConqr estrena diseño! Cuéntanos qué te parece.

Regístrate gratis

Test

CD QUIZ 5

Andy Ruiz 20 preguntas

Hacer el test

Preguntas del test (20)

  1. 1No flip-flop JK a saída Q sofrerá a transição de 0 para 1, no momento da borda de ativação do relógio (Ck), quando ...
    1. AQ-1 = 1, J = 1 e K = 1.
    2. Bb. Q-1 = 0, J = 0 e K = 1.
    3. Cc. Q-1 = 0, J = 1 e K = 0.
    4. Dd. Q-1 = 0, J = 0 e K = 0.
    5. Ee. nenhuma alternativa.
  2. 2O circuito abaixo é um latch SR com ...Imagen de la pregunta 2
    1. Anenhuma alternativa.
    2. BS ativo em nível lógico baixo e R ativo em nível lógico alto.
    3. CS e R ativos em nível lógico baixo.
    4. DS ativo em nível lógico alto e R ativo em nível lógico baixo.
    5. ES e R ativos em nível lógico alto.
  3. 3O circuito abaixo é um latch SR com com sinal de habilitação (enable), com ...Imagen de la pregunta 3
    1. AS e R ativos em nível lógico baixo.
    2. B'E' ativo em nível lógico alto.
    3. CS ativo em nível lógico alto e R ativo em nível lógico baixo.
    4. DS e R ativos em nível lógico alto.
    5. Enenhuma alternativa.
  4. 4O tempo em que a entrada 'D' de um flip-flop deve permanecer estável antes da chegada da borda de ativação do relógio é chamado de :
    1. Ahold time
    2. Bsetup time
    3. Cremoval time
    4. Drecovery time
    5. Elargura mínima de pulso
  5. 5O circuito abaixo corresponde a um ...Imagen de la pregunta 5
    1. Alatch_D com CK ativo em 1 (transparência).
    2. Bnenhuma alternativa.
    3. Cflip-flop_D sensível à borda de descida do 'CK' (clock).
    4. Dlatch_D com CK ativo em 0 (transparência).
    5. Eflip-flop_D sensível à borda de subida do 'CK' (clock).
  6. 6O circuito abaixo é um latch SR com ...Imagen de la pregunta 6
    1. AS ativo em nível lógico alto e R ativo em nível lógico baixo.
    2. BS e R ativos em nível lógico alto.
    3. CS ativo em nível lógico baixo e R ativo em nível lógico alto.
    4. Dnenhuma alternativa.
    5. ES e R ativos em nível lógico baixo.
  7. 7Quais sinais podem causar um atraso Td_lh na saída 'Q' de um flip-flop tipo D com sinais de set (preset) e reset (clear) assíncronos:
    1. Aclock, D, set.
    2. Bclock, set.
    3. CD, reset.
    4. Dclock, D, reset.
    5. ED, set.
  8. 8No flip-flop JK a saída Q terá valor lógico 1, após a borda de ativação do relógio (Ck), quando ...
    1. AJ = 0, K = 1 e Q-1 = 0.
    2. Bnenhuma alternativa.
    3. CJ = 1, K = 1 e Q-1 = 1.
    4. DJ = 1, K = 0 e Q-1 = 1.
    5. EJ = 0, K = 0 e Q-1 = 0.
  9. 9O circuito abaixo corresponde a um ...Imagen de la pregunta 9
    1. Aflip-flop_D sensível à borda de descida do 'E' (enable).
    2. Bflip-flop_D sensível à borda de subida do 'E' (enable).
    3. Clatch_D com 'E' (enable) ativo em 0 (transparência).
    4. Dnenhuma alternativa.
    5. Elatch_D com 'E' (enable) ativo em 1 (transparência).
  10. 10O circuito abaixo corresponde um ...Imagen de la pregunta 10
    1. Aflip-flop_D sensível à borda de subida do 'E' (enable).
    2. Blatch_D com 'E' (enable) ativo em 0 (transparência).
    3. Cnenhuma alternativa.
    4. Dflip-flop_D sensível à borda de descida do 'E' (enable).
    5. Elatch_D com 'E' (enable) ativo em 1 (transparência).

Información

Descripción
Test sobre CD QUIZ 5, creado por Andy Ruiz el 12/07/2017.
Idioma
Português
Visitas
35
Etiquetas
flip flops
Valoración
Aún sin valoraciones
Valora este test
Valora este test

Escríbenos

¿Sobre qué es tu mensaje?

¿Qué te parece el nuevo diseño?

¿Te gusta?