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Paralelismo em nível de instruções e processadores superescalares - Grupo 5
Perguntas do quiz (10)
1Um processador superescalar é aquele em que múltiplos e independentes pipelines de instruções são usados. Cada pipeline consiste de múltiplos estágios, de tal forma que cada pipeline possa lidar com múltiplas instruções ao mesmo tempo. Os pipelines múltiplos introduzem um nível de paralelismo, possibilitando que múltiplos fl uxos de instruções sejam processados ao mesmo tempo. Se referindo ao grau em que as instruções de um programa podem ser executadas em paralelo, julgue a afirmação abaixo com (V) para verdadeiro e (F) para falso.
- AVerdadeiro
- BFalso
2Limitações.
A abordagem superescalar depende da habilidade de executar múltiplas instruções em paralelo. O termo paralelismo em nível de instruções refere -se ao grau em que, em média, as instruções de um programa podem ser executadas em paralelo. Uma combinação de otimização baseada em compilador e técnicas de hardware pode ser usada para maximizar o paralelismo em nível de instruções. Antes de analisar as técnicas de design usadas em máquinas superescalares para aumentar o paralelismo em nível de instruções, precisamos olhar as limitações fundamentais do paralelismo com as quais o sistema deve lidar.
Johnson apresenta algumas limitações, são elas:
Marque (V) para verdadeiro e (F) para falso.- AVerdadeiro
- BFalso
3Paralelismo em nível de instruções e paralelismo de máquina.
O paralelismo em nível de instruções existe quando as instruções de uma sequência são independentes e, assim, podem ser executadas em paralelo por sobreposição.
O paralelismo de máquina é uma medida da habilidade do processador para obter vantagem do paralelismo. Dessa forma julgue a afirmação abaixo com (V) para verdadeiro e (F) para falso. O paralelismo em nível de instruções e o de máquina são fatores importantes para melhorar o desempenho- AVerdadeiro
- BFalso
4Política sobre emissão de instruções.
Julgue (V) para verdadeiro e (F) para falso.
Em termos gerais, podemos agrupar políticas de emissão de instruções superescalares em três categorias, são ela:
Emissão em -ordem com conclusão em -ordem, emissão em -ordem com conclusão fora -de -ordem, emissão fora -de -ordem com iniciação fora -de -ordem.- AVerdadeiro
- BFalso
5De forma básica, quando registradores são alocados dinamicamente pelo hardware do processador e são associados com valores usados pelas instruções em vários pontos do tempo. Quando um novo valor de registrador é criado (por exemplo, quando uma instrução que tem um registrador como um operando de destino é executado), um novo registrador é alocado para esse valor. As instruções subsequentes que acessam esse valor como operando de origem nesse registrador têm que passar pelo processo de renomeação: as referências de registradores nessas instruções precisam ser revisadas para que se refiram ao registrador que contém o valor necessário. Assim, a mesma referência do registrador original em várias instruções diferentes pode se referir a registradores reais diferentes, se valores diferentes são pretendidos.
Desta forma, a técnica utilizada é conhecida como renomeação de registradores.
Julgue com (v) para verdadeiro (F) para falso.- AVerdadeiro
- BFalso
6Qualquer máquina de alto desempenho com pipeline deve ter algum tipo de tratamento para lidar com desvios. Por exemplo, o Intel 80486 tratava o problema tanto obtendo a próxima instrução sequencial depois de um desvio, quanto obtendo especulativamente a instrução alvo do desvio. No entanto, como há dois estágios de pipeline entre leitura e execução, esta estratégia provoca um atraso de dois ciclos quando o desvio é tomado. Com a chegada da máquinas RISC, a estratégia de desvio atrasado foi explorada. Isso permite ao processador calcular o resultado de instruções de desvio condicional antes que qualquer instrução inutilizável seja obtida. Com este método, o processador sempre executa a única instrução que vem imediatamente depois do desvio.
É correto afirmar que:
Este método mantém o pipeline vazio enquanto o processador obtém um novo fluxo de instruções.- AVerdadeiro
- BFalso
7Embora o conceito de projeto superescalar seja geralmente associado à arquitetura RISC, os mesmos princípios superescalares podem ser aplicados a uma máquina CISC. Talvez o exemplo mais notável disso seja o Pentium. A evolução de conceitos superescalares na linha Intel é interessante para ser observada. O 386 é uma máquina CISC tradicional sem pipeline. O 486 introduz o primeiro processador x86 com pipeline, reduzindo a latência média de operações de inteiros de dois a quatro ciclos para um ciclo, mas é ainda limitada a executar uma única instrução a cada ciclo, sem elementos superescalares. O Pentium original tinha um componente superescalar modesto, consistindo de uso de duas unidades de execução de inteiros.
Referente a estrutura do Platium 4, é correto afirmar que: Julgue com (v) para verdadeiro (F) para falso.. Consiste de uma casca exterior CISC com um núcleo RISC.- AVerdadeiro
- BFalso
8Implementações recentes da arquitetura ARM viram a introdução de técnicas superescalares para o pipeline de instruções. Nesta seção, focamos no ARM Cortex -A8, o qual oferece um bom exemplo de um projeto RISC superescalares. O Cortex -A8 é um processador da família ARM, referido como processador de aplicação. Um processador de aplicações ARM é um processador embarcado que executa sistemas operacionais complexos para aplicações sem fio, de eletrônica de consumo e de imagens. Cortex -A8 têm por alvo uma grande variedade de aplicações móveis e consumidoras. Exemplos de variedades são: Julgue com (v) para verdadeiro (F) para falso.. Caixas set -top, consoles de jogos e navegação de automóveis/sistemas de entretenimento.
- AVerdadeiro
- BFalso
9Todas as instruções SIMD e de ponto flutuante passam pelo pipeline de inteiros e são processadas em um pipeline separado de 10 estágios . Esta unidade, conhecida como unidade NEON, trata as instruções SIMD empacotadas e fornece dois tipos de suporte para ponto flutuante. Se implementado, um coprocessador vetorial de ponto flutuante (VFP) efetua uma operação de ponto flutuante de acordo com o padrão IEEE 754. Julgue com (v) para verdadeiro (F) para falso.
Se o coprocessador não estiver presente, então pipelines separados de multiplicação e adição implementam as operações de ponto flutuante.- AVerdadeiro
- BFalso
10A unidade de leitura de instruções prevê o fluxo de instruções, obtém instruções da cache L1 de instruções e coloca as instruções obtidas em um buffer para serem consumidas pelo pipeline de decodificação. A unidade de leitura de instruções inclui também a cache L1 de instruções. Como pode haver vários desvios não resolvidos no pipeline, as leituras das instruções são especulativas, o que significa que não há garantia que elas serão executadas.
Julgue com (v) para verdadeiro (F) para falso.
Um desvio ou uma instrução excepcional no fluxo de código sempre causa o esvaziamento do pipeline, descartando instruções lidas.- AVerdadeiro
- BFalso
Informações
- Descrição
- Paralelismo em nível de instruções e processadores superescalares - Grupo 5
- Autor
- Victor Hugo
- Idioma
- Português
- Visualizações
- 9
- Avaliação
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