Módulo 2

1. 1En un sistema de bus único con muchos dispositivos…

   1. Aa) Los dispositivos tardan menos en coordinarse ya que todos comparten el mismo bus y la velocidad aumenta.
   2. Bb) Los dispositivos tardarán más en coordinarse al compartir el mismo bus y la velocidad empeora.
   3. Cc) Los cambios realizados en una parte de la arquitectura no afectan a las demás partes.
   4. Dd) Se consigue alta velocidad ya que acerca al procesador los dispositivos que exigen un rendimiento elevado.
   5. Ee) Todas las otras son falsas.
2. 2La latencia de la transmisión en un bus paralelo…

   1. Aa) Es un factor directamente relacionado con el ancho de banda, de forma que cuanto mejor es el ancho de banda, mejor es la latencia.
   2. Bb) Es lo que ha obligado a que existan las operaciones de lectura-después-de-escritura
   3. Cc) Es un factor que se contrapone al ancho de banda y que lo limita.
   4. Dd) Es mucho mejor cuando aumentamos la frecuencia de reloj del procesador
   5. Ee) Es un factor que no tiene porqué mejorar al aumentar el ancho del bus.
   6. Ff) Todas las otras son falsas.
3. 33. De forma genérica, la línea de control típica de escritura en memoria…

   1. Aa) Indica que el dato de la posición direccionada se sitúe en el bus
   2. Bb) Indica que el dato presente en el bus se transfiera a través del puerto de E/S direccionado
   3. Cc) Avisa a un dispositivo que el dato que envió ha sido aceptado o que el dato que desea está disponible en el bus
   4. Dd) Indica que un dispositivo necesita disponer del control del bus.
   5. Ee) Que el dato presente en el bus se escriba en la posición direccionada
   6. Ff) Todas las otras son falsas
4. 44. En relación a las capacidades de comunicación half-duplex (recibir o transmitir, pero no de forma simultánea) o full-duplex (recibir y transmitir al mismo tiempo) podemos afirmar que:

   1. Aa) El bus USB 2.0 es sólo full-duplex
   2. Bb) El bus USB 3.0 tiene capacidades half y full-duplex
   3. Cc) Tanto el bus USB 2.0 como el USB 3.0 tienen capacidades de half y full-duplex y es el periférico el que determina si se usa una u otra
   4. Dd) Todas las anteriores son falsas.
5. 55. En el bus PCI la señal STOP#:

   1. Aa) Es activada por el dispositivo seleccionado cuando ha reconocido su dirección
   2. Bb) Es activada por el maestro del bus y durante la lectura indica que el maestro está preparado para aceptar datos y durante la escritura indica que hay un dato válido en el bus
   3. Cc) Es activada por el dispositivo seleccionado cuando ha reconocido su dirección
   4. Dd) Es activada por el maestro para indicar el comienzo de una transferencia y la desactiva anticipadamente para indicar que va a terminar la transferencia
   5. Ee) Es activada para indicar que se trata de una operación atómica indivisible que puede necesitar varias transferencias.
   6. Ff) Todas las otras son falsas
6. 67. En el bus PCI la señal IRDY# :

   1. Aa) Es activada por el dispositivo seleccionado cuando ha reconocido su dirección
   2. Bb) Es activada por el maestro del bus y durante la lectura indica que el maestro está preparado para aceptar datos y durante la escritura indica que hay un dato válido en el bus
   3. Cc) Es activada por el dispositivo seleccionado cuando ha reconocido su dirección
   4. Dd) Es activada por el maestro para indicar el comienzo de una transferencia y la desactiva anticipadamente para indicar que va a terminar la transferencia
   5. Ee) Es activada para indicar que se trata de una operación atómica indivisible que puede necesitar varias transferencias.
   6. Ff) Todas las otras son falsas
7. 78. El propósito de las líneas de control es…

   1. Aa) designar la fuente o el destino del dato situado en el bus de datos
   2. Bb) proporcionar un camino para transmitir datos entre los módulos del sistema
   3. Cc) determinar quién accede a las líneas de datos y direcciones y gestionar el uso que se hace de esas líneas
   4. Dd) determinar cuántos bits se pueden transmitir de forma simultánea y, por tanto, la velocidad de transferencia
   5. Ee) determina el tamaño máximo del espacio de direcciones del sistema
   6. Ff) todas las otras son falsas
8. 89. Las órdenes del bus PCI de lectura y escritura de configuración…

   1. Aa) Hacen que podamos conectar distintos dispositivos sin que importe sus velocidades
   2. BPermiten que el maestro lea y actualice parámetros de configuración de dispositivos
      conectados al bus
   3. Cc) Permiten que se realice las transferencias en términos de líneas de caché, si el controlador de memoria utiliza el protocolo PCI para las transferencias entre la caché y la memoria principal
   4. Dd) Se utilizan para intercambiar datos entre el maestro y un controlador de E/S
   5. Ee) Todas las anteriores son falsas
9. 915. Las órdenes del bus PCI de lectura de memoria…

   1. Aa) Permiten que se realicen las transferencias en términos de líneas de cache, si el controlador de memoria utiliza el protocolo PCI para las transferencias entre la cache y la memoria principal
   2. Bb) Se utilizan para intercambiar datos entre el maestro y un controlador de E/S
   3. Cc) Hacen que podamos conectar distintos dispositivos sin que importen sus velocidades
   4. Dd) Permiten que el maestro lea y actualice parámetros de configuración de dispositivos conectado al bus
   5. Ee) Todas las anteriores son falsas
10. 1010. En una operación combinada de lectura-modificación-escritura:

    1. Aa) la dirección se proporciona una sola vez al comienzo y además, esta operación se considera indivisible.
    2. Bb) el primer dato se transmite a/desde la dirección especificada, mientras que el resto de datos se transfieren a/desde las direcciones siguientes
    3. Cc) se realizan alternativamente lecturas y escrituras sucesivas a distintas posiciones de un mismo bloque de memoria, con la finalidad de optimizar el uso de la caché
    4. Dd) estamos accediendo a un puerto de entrada/salida
    5. Ee) todas las anteriores son falsas

11. 11En una transferencia de un bloque de datos:

    1. Aa) la dirección se proporciona una sola vez al comienzo y además, esta operación se considera indivisible.
    2. Bb) el primer dato se transmite a/desde la dirección especificada, mientras que el resto de datos se transfieren a/desde las direcciones siguientes
    3. Cc) se realizan alternativamente lecturas y escrituras sucesivas a distintas posiciones de un mismo bloque de memoria, con la finalidad de optimizar el uso de la caché
    4. Dd) estamos accediendo a un puerto de entrada/salida
    5. Ee) todas las anteriores son falsas
12. 1211. En un bus USB 2.0 la diferencia de voltaje entre las líneas D+ y D- cuando aún no se ha conectado dispositivo alguno, es:

    1. Aa) Alto: el que corresponde a un "1" lógico, debido a las resistencias de pull-up de las líneas.
    2. Bb) Todas las anteriores son falsas
    3. Cc) Muy bajo o cero voltios
    4. Dd) Indefinido, ya que las líneas están al aire sin conectar
13. 1312. Cuando nos referimos a "endpoints" en dispositivos USB, ¿Cuál de las siguientes afirmaciones es cierta?

    1. Aa) Todas las anteriores son falsas
    2. Bb) El número máximo de endpoints es de 32 (16 IN + 16 OUT) en high speed y de 2 en full/low speed (full/high speed -> 32 bit y en low speed -> 4)
    3. Cc) El número del endpoint se codifica con un campo de 5 bits en el paquete de token
    4. Dd) El número máximo de endpoints es 32 en todos los dispositivos USB independientemente de su velocidad
14. 1414. El método de arbitraje…

    1. Aa) Centralizado permitiría fácilmente implementar (simular) una política daisy-chain, pero no al contrario
    2. Bb) Daisy-chain permitiría fácilmente implementar (simular) una política centralizada, pero no al contrario
    3. Cc) Centralizado y el daisy-chain, ambos, permiten de forma sencilla implementar (simular) un arbitrio del otro tipo si ello fuese necesario
    4. Dd) Centralizado así como el daisy-chain con construcciones hardware que impiden que uno se comporte como el otro
    5. Ee) Todas las otras son falsas
15. 1516. El bus PCI de 64 bits tiene

    1. Aa) Líneas de test que siguen el estándar IEEE para procedimientos de test.
    2. Bb) Parejas de líneas REQ-GNT para permitir la gestión centralizada de múltiples maestros.
    3. Cc) Líneas de soporte de caché para permitir memorias de caché en el bus asociadas a otro dispositivo.
    4. Dd) Líneas de interrupción no compartidas, de tal forma que cada dispositivo puede generar peticiones a un controlador de interrupciones.
    5. Ee) Todas las anteriores son ciertas.
16. 1617. El bus PCI de 32 bits tiene…

    1. Aa) Todas las anteriores son ciertas
    2. Bb) Líneas de Soporte de cache para permitir memorias chache en el bus asociadas a otro dispositivo
    3. Cc) Líneas de interrupción no compartidas, de tal forma que cada dispositivo puede generar peticiones a un controlador de interrupciones.
    4. Dd) líneas de arbitraje para implementar una gestión tipo “daisy-chain” en cuatro canales.
    5. Ee) Parejas de líneas REQ-GNT para permitir la gestión centralizada de múltiples maestros.
    6. Ff) Todas las anteriores son falsas
    7. Gg) líneas de test que siguen el estándar IEEE para procedimientos de test
17. 1718. En el bus PCI de 32 bits la señal C/BE[3:0]#:

    1. Aa) Durante la fase de dirección se transmite el “comando” que se debe ejecutar y durante la
    2. Bb) Es activada por quien pone el dato en el bus, si es una lectura lo pone el esclavo para indicar el ancho de la transferencia y durante la escritura es el procesador el que indica que tamaño del dato en bus.
    3. Cc) La proporciona el dispositivo seleccionado, indicando durante una lectura que hay un dato válido en el bus o si se ha detectado un error.
    4. Dd) Todas las otras son falsas.
18. 1819. La velocidad de propagación de las señales en las líneas de transmisión depende de:

    1. Aa) La impedancia característica que aumenta cuando aumenta la autoinducción L y/o la capacidad
    2. BLa constante dieléctrica efectiva del bus, siendo el retraso por unidad de longitud inversamente proporcional del producto de la capacidad C por la autoinducción L
    3. Cc) La constante dieléctrica efectiva del bus, siendo el retraso por unidad de longitud directamente proporcional al producto de la capacidad C por la autoinducción L
    4. Dd) La impedancia característica que aumenta cuando disminuye la autoinducción L y/o la capacidad
19. 1921. Las especificaciones del bus PCI….

    1. Aa) Fueron creadas por Intel a principio de los años 80 para uso exclusivo de sus procesadores, y continúa teniendo el control total sobre su desarrollo y evolución.
    2. Bb) Son una evolución de un bus creado originalmente por la empresa Philips, y adaptado por Intel a sus procesadores.
    3. Cc) Están en manos de la asociación PCI SIG (Special Interest Group) que se preocupa de la compatibilidad y la evolución del mismo.
    4. Dd) Originalmente eran para un monoprocesador Pentium, y fue creado desde cero buscando ser económico, flexible y rápido.
20. 2022. Los “bus transceivers”:

    1. Aa) Pueden funcionar alternativamente como “driver” y como “receiver” y por lo tanto debe existir una señal de control para especificarlo.
    2. Bb) Están asociados específicamente a los puertos de entrada del computador y se utilizan para elevar el nivel de señal.
    3. Cc) Se utilizan en la jerarquía de buses PCI (arquitectura entreplanta) para poder acoplar el bus más lento con el superior más rápido
    4. Dd) Se han introducido con las versiones serie de los buses, como el PCI _Express, en el que hay que implementar los canales bidireccionales de comunicación.
21. 2123. En el caso de un bus de líneas dedicadas….

    1. Aa) primero se especifica la dirección y luego se transmite el dato, pueden aparecer retardos adicionales si fuese necesario tomar el control del bus dos veces por medio de un procedimiento de arbitraje
    2. Bb) se realizan alternativamente lecturas y escrituras sucesivas a distintas posiciones de un mismo bloque de memoria, con la finalidad optimizar el uso de la cache.
    3. Cc) la dirección se proporciona una sola vez al comienzo y además, esta operación se considera indivisible.
    4. Dd) la dirección se sitúa en el bus de direcciones y se mantiene ahí mientras que el dato se ubica en el bus de datos y hasta que se complete la transferencia.
22. 2224. En el bus PCI la señal TRDY#:

    1. Aa) Es activada por el maestro del bus y durante la lectura indica que el maestro está preparado para aceptar datos y durante la escritura indica que hay un dato válido en bus.
    2. Bb) La proporciona el dispositivo seleccionado, indicando durante una lectura que hay un dato válido en el AD bus y durante una escritura que está listo para aceptar datos.
    3. Cc) Es activada por el dispositivo seleccionado cuando ha reconocido su dirección, indicando durante una lectura que está preparado para aceptar datos y durante la escritura indica que hay un dato válido en bus.
    4. Dd) Es activada por el dispositivo seleccionado cuando ha reconocido su dirección para indicar al maestro actual si se ha seleccionado un dispositivo.
23. 2325. El arbitraje “oculto” o “solapado”:

    1. Aa) Es una de las mejoras que introdujo el bus PCI Express.
    2. Bb) Es una de las mejoras que introdujo el bus PCI-64.
    3. Cc) Tiene el problema de que eleva la complejidad y el coste, pero lo compensa porque es posible establecer políticas distintas y variables (dinámicas).
    4. Dd) Consiste en realizar el arbitraje al mismo tiempo que se realiza una transferencia, por lo que no se utilizan ciclos adiciones.
24. 2426. Las órdenes del bus PCI de reconocimiento de interrupción ….

    1. Aa) Hacen que podamos conectar distintos dispositivos sin que importe sus velocidades.
    2. Bb) Permiten que se realice las transferencias en términos de líneas de caché, si el controlador de memoria utiliza el protocolo PCI para las transferencias entre la caché y la memoria principal.
    3. Cc) Se utilizan para intercambiar datos entre el maestro y un controlador de E/S
    4. Dd) Todas las otras son falsas
25. 2527. Los drivers de bus tipo “Totem-Pole”:

    1. Aa) Es necesario que tenga una resistencia de “pull-up” y funciona como un AND-implicito.
    2. Bb) Es necesario que tenga una resistencia de “pull-down” y funciona como un OR-implicito
    3. Cc) Sus valores de salida, pueden ser “alto” (high), bajo (low) o desconectado” (“alta
       impedancia o “three-state”)
    4. Dd) Todas las otras son falsas
26. 2628. El bus PCI Express (x1)…

    1. Aa) Se basa en una interconexión diferencial serie bidireccional, de baja tensión y 2,5 Gb/s.
    2. Bb) Se basa en una interconexión diferencial serie unidireccional dual, de baja tensión y 2,5
       Gb/s.
    3. Cc) Se basa en una interconexión diferencial serie bidireccional dual, de baja tensión y 2,5 Gb/s.
    4. Dd) Es bus de comunicación serie multipunto, de alta velocidad y propósito general.
27. 2729. El método de arbitraje por “Daisy-Chain”:

    1. Aa) Es el más eficiente porque permite implementar cualquier política de la forma más económica.
    2. Bb) Es el más seguro y robusto que existe, a pesar de ser algo antiguo.
    3. Cc) Tiene el problema de que su construcción es más complicada, pero lo compensa porque es posible establecer políticas distintas y variables (dinámicas).
    4. Dd) Es de implementación muy sencilla pero la prioridad viene fiada por la posición relativa en el bus
28. 2830. En el caso de un bus multiplexado….

    1. Aa) se realizan alternativamente lecturas y escrituras sucesivas a distintas posiciones de un mismo bloque de memoria, con la finalidad optimizar el uso de la cache.
    2. Bb) La dirección se sitúa en el bus de direcciones y se mantiene ahí mientras que el dato se ubica en el bus de datos.
    3. Cc) Todas las anteriores son falsas.
    4. Dd) La dirección se proporciona una sola vez al comienzo y además, esta operación se considera indivisible.
    5. Ee) Primero se especifica la dirección y luego se transmite el dato, pueden aparecer retardos adicionales si fuese necesario tomar el control del bus dos veces por medio de un procedimiento de arbitraje.
29. 2931. Respecto a las conexiones virtuales o "pipes" podemos decir que:

    1. Aa) Son asociaciones entre un “endpoint” y el software del controlador host. Diapositiva 32 de M2T3.
    2. Bb) Siempre se crean estas conexiones porque inicialmente no hay definido ningún “pipe”.
    3. Cc) El diseñador del driver del dispositivo puede crear tantos “pipes” como quiera según las
       prestaciones y capacidades del mismo.
    4. Dd) Todas las anteriores son falsas.
30. 3032. Los buses asíncronos...

    1. Aa) Para que sean viables, todos los dispositivos conectados deben tener una velocidad igual o superior a la del bus.
    2. Bb) Tienen la temporización de la transferencia fijada por el reloj del maestro, aunque existe la posibilidad de que el dispositivo esclavo introduzca ciclos de espera.
    3. Cc) Ajustan la temporización de la transferencia al dispositivo a controlar, para lo que se hace
       necesario utilizar señales de “handshake".
    4. Dd) Reciben este nombre porque permiten la transferencia eficiente de los eventos asíncronos frecuentes que se producen dentro del procesador, como son los fallos de página o incluso los fallos de cache.
31. 3133. Una transferencia de datos que necesite de la detección y control de errores no podrá utilizar:

    1. Aa) Transferencias de control.
    2. Bb) Transferencias de interrupción.
    3. Cc) Transferencias isócronas.
    4. Dd) Transferencias tipo "bulk" o de gran volumen.
32. 3234. Respecto del número de endpoints de un dispositivo podemos afirmar que:

    1. Aa) El número de endpoints se codifica con un campo de 5 bits en el paquete de token.
    2. Bb) El número de endpoints máximo es 15 en todos los dispositivos independientemente de su velocidad.
    3. Cc) El número máximo de endpoints es de 32 (16 IN + 16 OUT) en high speed y de 3 en full/low speed. (full/high speed -> 32 y en low speed -> 4)
    4. Dd) Todas las anteriores son falsas.
33. 3335. En el bus PCI la orden “ciclo de dirección dual” ….

    1. Aa) Es usada por el maestro de bus para indicar que la transferencia utiliza direcciones de 64 bits. Diapositiva 52 de M2T2.
    2. Bb) Es usada por el maestro para iniciar la difusión de un mensaje a más de un destinatario.
    3. Cc) Es generada por el controlador de interrupciones indicando que las líneas de dirección se utilizan para direccionar el dispositivo y el tamaño doble del identificador a devolver.
    4. Dd) Se utiliza para especificar la transferencia de una secuencia de datos desde memoria durante uno o más ciclos de reloj posibilitando transferencias en términos de líneas de caché.
34. 3436. El método de arbitraje centralizado:

    1. Aa) Es el más eficiente y de construcción más sencilla y económica.
    2. Bb) Es el más seguro y robusto que existe, a pesar de ser algo antiguo.
    3. Cc) Tiene el inconveniente de que su construcción es más complicada, pero lo compensa porque es posible establecer políticas distintas y variables (dinámicas).
    4. Dd) Es de implementación sencilla pero la prioridad viene fiada por la posición relativa en el bus.
35. 3537. En el bus PCI la señal FRAME#:

    1. Aa) Es activada por el dispositivo seleccionado cuando ha reconocido su dirección. (DEVSEL#)
    2. Bb) Es activada por el maestro del bus y durante la lectura indica que el maestro está preparado para aceptar datos y durante la escritura indica que hay un dato válido en bus. (IRDY#)
    3. Cc) Es activada por el dispositivo seleccionado cuando ha reconocido su dirección. (DEVSEL#)
    4. De) Es activada para indicar que se trata de una operación atómica indivisible que puede necesitar varias transferencias. (LOCK#)
36. 3638. Cuando un dispositivo soporta velocidades full/high speed es obligatorio obtener los descriptores de:

    1. Aa) Device - configuration - Interface.
    2. Bb) Device - configuration - interface - endpoint.
    3. Cc) Device - device_qualifier - other_speed_configuration - configuration - interface.
    4. Dd) Device - device_qualifier - Interface_power - configuration - interface.
    5. Ee) Device - device_qualifier - configuration - interface.
37. 3740. El bit de “reconocimiento” o “Acknowledge” en el bus I2C es enviado por:

    1. Aa) El receptor (receiver).
    2. Bb) El transmisor (Transmiter).
    3. Cc) El Maestro (Master).
    4. Dd) El Esclavo (Slave)
38. 3841. La condición de “Inicio” o “Start” dentro del protocolo en el bus I2C es:

    1. Aa) Una transición de "0" a "1" (ascenso) en la línea de datos (SDA) mientras la línea de reloj (SCL) esta a "1"
    2. Bb) Una transición de "0" a "1" (ascenso) en la línea de datos (SDA) mientras la línea de reloj (SCL) esta a "0"
    3. Cc) Una transición de "1" a "0" (caída) en la línea de datos (SDA) mientras la línea del reloj (SCL) esta a "0"
    4. Dd) Una transición de "1" a "0" (caída) en la línea de datos (SDA) mientras la línea del reloj (SCL) esta a "1"
39. 3942. Cuando se lee el bit de reconocimiento (Ack) en el bus I2C, si su valor es “0” …

    1. Aa) significa que no está disponible y permanezco leyéndolo hasta que cambie a 0.
    2. Bb) significa que está disponible para continuar.
    3. Cc) significa que no está disponible y que debo reiniciar la transferencia desde el START
    4. Dd) Tengo que leer la señal SCL para ver si ha sido “intervenida” poniéndola a 0, y en ese caso
       esperar a que la liberen.
40. 4043. En el bus I2C el “receptor” es …:

    1. Aa) El dispositivo que envía datos al Bus (esto es el tranmisor)
    2. Bb) El dispositivo que recibe datos desde el Bus
    3. Cc) El dispositivo que inicia una transferencia, genera las señales del reloj y termina un envío de datos (esto es el maestro)
    4. Dd) El dispositivo direccionado por un master (esto es el esclavo)
41. 4144. Las condiciones “Inicio” (Start) y/o “Parada” (Stop) en el bus I2C:

    1. Aa) Son siempre generadas por el “Esclavo” (Slave)
    2. Bb) Son siempre generadas por el “Maestro” (Master)
    3. Cc) Por el “Transmisor” (Transmiter) para poder iniciar y terminar la transmisión
    4. Dd) Por el “Transmisor” (Transmiter) para poder iniciar y terminar la transmisión, aunque el receptor puede utilizar la de “Parada” (Stop) para detener la transmisión si no pudiese continuar recibiendo datos.
42. 4245. En el bus I2C, el esclavo…..:

    1. Aa) después de la condición de Start envía un código de dirección de un esclavo (8 bits de dirección + 1 bit de R/W+ 1 stop bit)
    2. Bb) después de la condición de Start envía un código de dirección de un esclavo (7 bits de direcc.+ 1 bit de R/W)
    3. Cc) después de la condición de Start envía un código de dirección de un esclavo (8 bits de direcc.+1 bit de R/W)
    4. Dd) Todas las otras son falsas
43. 4347. En el bus I2C, el master…..

    1. Aa) Después de la condición de Start envía un código de dirección de un esclavo (8 bits de direcc.+1 bit de R/W) + un bit de acknowledge .
    2. Bb) Después de la condición de Start envía un código de dirección de un esclavo (7 bits de direcc.+ 1 bit de R/W) + un bit de acknowledge.
    3. Cc) Después de la condición de Start envía un código de dirección de un esclavo (8 bits de dirección + 1 bit de R/W+ 1 stop bit).
    4. Dd) Después de la condición de Start envía un código de dirección de un esclavo (8 bits de direcc.+1 bit de R/W).
    5. Ee) Después de la condición de Start envía un código de dirección de un esclavo (7 bits de direcc.+ 1 bit de R/W).
    6. Ff) Es el que continuamente pone las direcciones y los datos en SDA pero no el reloj (SCL).
    7. Gg) Es el que continuamente pone las direcciones y los datos en SDA y también el reloj (SCL).
    8. Hh) Todas las anteriores son falsas.
44. 4448. El bus I2C:

    1. Aa) Es un bus serie con cuatro hilos, síncrono y bidireccional.
    2. Bb) Es un bus serie con dos hilos, síncrono y bidireccional.
    3. Cc) Un bus paralelo asíncrono, bidireccional.
    4. Dd) Es un bus serie bidireccional con dos hilos con protocolo asíncrono.
    5. Ee) Es un bus serie bidireccional con dos hilos con protocolo asíncrono y multimaster.
45. 4549. El “bit stuffing” en las transmisiones de datos por el bus USB es:

    1. Aa) Una técnica para detectar errores en la trasmisión de los datos de un bit
    2. Bb) Todas las anteriores son falsas
    3. Cc) Una técnica para detectar y corregir errores en la transmisión de un conjunto de bits datos
    4. Dd) Una técnica que ayuda a que los relojes del emisor y el receptor se mantengan sincronizado.
46. 4650. La técnica de “bit stuffing” en el USB consiste en:

    1. Aa) Insertar un “1” por cada seis “0” seguidos que se envíen por el bus.
    2. Bb) Insertar un “0” por cada seis “1” seguidos que se envíen por el bus.
    3. Cc) Insertar un “0” después de los bits de sincronización.
    4. Dd) Ninguna de las anteriores.
47. 4751. Cuando se habla del "bit stuffing" respecto de un bus USB nos estamos refiriendo a:

    1. Aa) Una técnica para completar un byte cuando no hay suficientes datos para el frame actual.
    2. Bb) Una técnica para detectar y corregir errores en la transmisión de un conjunto de bits datos.
    3. Cc) Una técnica para evitar la desincronización de los relojes del emisor y el receptor.
    4. Dd) Todas las anteriores son falsas.
48. 4853. Los buses síncronos…

    1. Aa) Tienen la temporización de la transferencia fijada por el reloj del maestro, aunque existe la posibilidad de que el dispositivo esclavo introduzca ciclos de espera
    2. Bb) Ajustan la temporización de la transferencia al dispositivo a controlar, para lo que se hace
       necesario utilizar señales de “handshake”
    3. Cc) Todas las anteriores son falsas.
    4. Dd) Han sustituido casi totalmente al asíncrono en todos los ámbitos porque ahora es el método más moderno.
49. 4954. Los buses síncronos…

    1. Aa) pueden soportar la conexión concurrente de muchos dispositivos.
    2. Bb) ajustan la temporización de la transferencia al dispositivo a controlar
    3. Cc) Todas las otras son falsas
    4. Dd) debido a los sesgos del reloj (clock skew) los buses no pueden ser muy grandes si son rápidos
    5. Ee) pueden ser grandes sin problemas con el sesgo de reloj, ya que se corrige con el
       “handshake”
50. 5055. De la “diferencia de voltaje” entre las líneas D+ y D- de un bus USB para transmitir los estados
    de “1” y “0” se puede afirmar que:
    

    1. Aa) Es mayor en high speed que en full/low speed
    2. Bb) En el bus high speed son milivoltios (300-400 mv) y en full/low speed voltios (2.8-3.6)
    3. Cc) Tanto en high como en full speed el rango es de milivoltios (300-400 mv)
    4. Dd) Todas las anteriores son falsas

Descrição

Quiz sobre Módulo 2, criado por Francisco Elpisco em 26-05-2019.

Autor

Francisco Elpisco

Idioma

Español

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