grupo 5 memoria cache- Elementos do projeto da memória cache/ sahymon 4.3

grupo 5 memoria cache- Elementos do projeto da memória cache/ sahymon 4.3

1. isso oferrece uma visão do que acontece nos parametros do projeto e informar alguns resultados do cache

   • Ocasionalmente, nos referimos ao uso de caches na computação de alto desempenho hpc
     • O projeto de memória cache para HPC é muito diferente daquele para outras plataformas de hardware e aplicações. Na verdade, muitos pesquisadores descobriram que aplicações HPC não funcionam bem em arquiteturas de computador que empregam memórias caches

2. A HPC e usada para supercomputadores e software de supecomputador

   • aplicações que envolvem grandes quantidade de dados
     • cálculos de vetores e matrizes e uso de algoritmos paralelos

3. a vantagem do cache logico e que a velocidade de acesso e bem maior do que um cache fisico

   • pois a cache ainda responde mais rapido que a MMU e realiza uma tradução de endereço
     • A desvantagem é que a maioria dos sistemas de memória virtual fornece, a cada aplicação, o mesmo espaço de endereços de memória virtual. Ou seja, cada aplicação vê uma memória virtual que começa no endereço 0
     • O assunto de cache lógica versus física é complexo, e está fora do escopo deste livro

4. endereço de cache

   • Quase todos os processadores não embutidos, e muitos processadores embutidos, admitem memória virtual, um conceito discutido no Capítulo 8. Basicamente, a memória virtual é uma facilidade que permite que os programas enderecem a memória a partir de um ponto de vista lógico, sem considerar a quantidade
     • . Para leituras e escritas da memória principal, uma unidade de gerenciamento da memória (MMU, do inglês memory management unit) física traduz cada endereço virtual para um endereço físico na memória principal.
   • Quando são usados endereços virtuais, o projetista do sistema pode escolher colocar a cache entre o processador e a MMU ou entre a MMU e a memória principal

5. Tamanho da memória cache

   • O primeiro item na Tabela 4.2, o tamanho da memória cache, já foi discutido. Gostaríamos que o tamanho da cache fosse pequeno o sufi ciente para que o custo médio geral por bit fosse próximo
     • acesso médio da cache isolada. Existem várias outras motivações para minimizar o tamanho da cache. O resultado é que caches grandes tendem a ser ligeiramente mais lentas que as pequenas — mesmo quando
     • — mesmo quando construídas com a mesma tecnologia de circuito integrado e colocadas no mesmo lugar no chip e na placa de circuito.

6. Função de mapeamento

   • Como existem menos linhas de cache do que blocos da memória principal, é necessário haver um algoritmo para mapear os blocos da memória

7. MAPEAMENTO DIRETO

   • A técnica mais simples, conhecida como mapeamento direto, mapeia cada bloco da memória principal a apenas uma linha de cache possível. O mapeamento é expresso como:
     • i = j módulo m onde i = número da linha da cache j = número do bloco da memória principal m = número de linhas da cache
     • Três técnicas podem ser utilizadas: direta, associativa e associativa em conjunto (set associative). Vamos examinar cada uma por sua vez. Em cada caso, examinamos a estrutura geral e depois um exemplo específi co.
   • A Figura 4.8a mostra o mapeamento para os primeiros m blocos de memória principal. Cada bloco da memória principal mapeia uma linha exclusiva da cache. Os próximos m blocos da memória principal mapeiam a cache da mesma forma; ou seja, o bloco Bm
     • como consistindo em três campos. Os w bits menos significativos identificam uma palavra ou um byte dentro de um bloco da memória principal; na maioria das máquinas modernas, o endereço está no nível de byte. Os s bits

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