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CD QUIZ 5
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Questions in this quiz (20)
1No flip-flop JK a saída Q sofrerá a transição de 0 para 1, no momento da borda de ativação do relógio (Ck), quando ...
- AQ-1 = 1, J = 1 e K = 1.
- Bb. Q-1 = 0, J = 0 e K = 1.
- Cc. Q-1 = 0, J = 1 e K = 0.
- Dd. Q-1 = 0, J = 0 e K = 0.
- Ee. nenhuma alternativa.
2O circuito abaixo é um latch SR com ...
- Anenhuma alternativa.
- BS ativo em nível lógico baixo e R ativo em nível lógico alto.
- CS e R ativos em nível lógico baixo.
- DS ativo em nível lógico alto e R ativo em nível lógico baixo.
- ES e R ativos em nível lógico alto.
3O circuito abaixo é um latch SR com com sinal de habilitação (enable), com ...
- AS e R ativos em nível lógico baixo.
- B'E' ativo em nível lógico alto.
- CS ativo em nível lógico alto e R ativo em nível lógico baixo.
- DS e R ativos em nível lógico alto.
- Enenhuma alternativa.
4O tempo em que a entrada 'D' de um flip-flop deve permanecer estável antes da chegada da borda de ativação do relógio é chamado de :
- Ahold time
- Bsetup time
- Cremoval time
- Drecovery time
- Elargura mínima de pulso
5O circuito abaixo corresponde a um ...
- Alatch_D com CK ativo em 1 (transparência).
- Bnenhuma alternativa.
- Cflip-flop_D sensível à borda de descida do 'CK' (clock).
- Dlatch_D com CK ativo em 0 (transparência).
- Eflip-flop_D sensível à borda de subida do 'CK' (clock).
6O circuito abaixo é um latch SR com ...
- AS ativo em nível lógico alto e R ativo em nível lógico baixo.
- BS e R ativos em nível lógico alto.
- CS ativo em nível lógico baixo e R ativo em nível lógico alto.
- Dnenhuma alternativa.
- ES e R ativos em nível lógico baixo.
7Quais sinais podem causar um atraso Td_lh na saída 'Q' de um flip-flop tipo D com sinais de set (preset) e reset (clear) assíncronos:
- Aclock, D, set.
- Bclock, set.
- CD, reset.
- Dclock, D, reset.
- ED, set.
8No flip-flop JK a saída Q terá valor lógico 1, após a borda de ativação do relógio (Ck), quando ...
- AJ = 0, K = 1 e Q-1 = 0.
- Bnenhuma alternativa.
- CJ = 1, K = 1 e Q-1 = 1.
- DJ = 1, K = 0 e Q-1 = 1.
- EJ = 0, K = 0 e Q-1 = 0.
9O circuito abaixo corresponde a um ...
- Aflip-flop_D sensível à borda de descida do 'E' (enable).
- Bflip-flop_D sensível à borda de subida do 'E' (enable).
- Clatch_D com 'E' (enable) ativo em 0 (transparência).
- Dnenhuma alternativa.
- Elatch_D com 'E' (enable) ativo em 1 (transparência).
10O circuito abaixo corresponde um ...
- Aflip-flop_D sensível à borda de subida do 'E' (enable).
- Blatch_D com 'E' (enable) ativo em 0 (transparência).
- Cnenhuma alternativa.
- Dflip-flop_D sensível à borda de descida do 'E' (enable).
- Elatch_D com 'E' (enable) ativo em 1 (transparência).
11O circuito abaixo é um latch SR com com sinal de habilitação (enable), com ...
- AS ativo em nível lógico alto e R ativo em nível lógico baixo.
- B'E' ativo em nível lógico baixo.
- CS e R ativos em nível lógico alto.
- DS e R ativos em nível lógico baixo.
- Enenhuma alternativa.
12No flip-flop JK a saída Q sofrerá uma mudança do seu valor lógico, no momento da borda de ativação do relógio (Ck), quando ...
- Anenhuma alternativa.
- BQ-1 = 0, J = 0 e K = 1.
- CQ-1 = 1, J = 0 e K = 1.
- DQ-1 = 1, J = 0 e K = 0.
- EQ-1 = 0, J = 0 e K = 0.
13O circuito abaixo é um latch SR com com sinal de habilitação (enable), com ...
- AS ativo em nível lógico alto e R ativo em nível lógico baixo.
- B'E' ativo em nível lógico baixo.
- Cnenhuma alternativa.
- DS e R ativos em nível lógico baixo.
- ES e R ativos em nível lógico alto.
14O circuito abaixo é um latch SR com ...
- AS ativo em nível lógico alto e R ativo em nível lógico baixo.
- BS ativo em nível lógico baixo e R ativo em nível lógico alto.
- CS e R ativos em nível lógico baixo.
- Dnenhuma alternativa.
- ES e R ativos em nível lógico alto.
15Para calcular a máxima frequência de operação do sinal CK para o divisor de frequência abaixo, os seguintes tempos são somados:
- AAtraso do FF + Atraso do INV + Tempo de 'hold'
- BAtraso do INV + Tempo de 'setup' + Tempo de 'hold'
- CAtraso do FF + Atraso do INV
- DAtraso do FF + Atraso do INV + Tempo de 'setup'
- EAtraso do FF + Atraso do INV + Tempo de 'setup' + Tempo de 'hold'
16No flip-flop T ...
- Aa saída Q inverte seu valor quando a entrada T está ativa (T=1).
- Ba saída Q recebe o valor negado da entrada T quando vem a borda de ativação de CK.
- Ca saída Q inverte seu valor quando a entrada T está inativa (T=0).
- Da saída Q mantém seu valor quando a entrada T está ativa (T=1).
- Ea saída Q recebe o valor da entrada T quando vem a borda de ativação de CK.
17Os tempos de 'setup' e 'hold' em um latch D estão associados ...
- Aà borda de desativação (fim) da transparência do latch.
- Bao nível lógico de desativação da transparência do latch.
- Cà borda de ativação (início) da transparência do latch.
- Dao nível lógico de ativação da transparência do latch.
- Eà máxima frequência de funcionamento do latch.
18O circuito abaixo representa um ...
- Aflip-flop tipo TG sensível à borda de descida do sinal de relógio.
- Bflip-flop tipo D sensível à borda de subida do sinal de relógio.
- Cflip-flop dinâmico sensível à borda de descida do sinal de relógio.
- Dflip-flop tipo D sensível à borda de descida do sinal de relógio.
- Eflip-flop tipo T sensível à borda de subida do sinal de relógio.
19Quais das entradas de um latch (sensível a nível) tipo D, com sinais de set (preset) e reset (clear) assíncronos, que quando transicionadas podem ser responsáveis por uma transição high-low (de '1' para '0'), Td_hl, na saída Q:
- Aenable, reset.
- Benable, D, reset.
- Cenable, D, set, reset.
- DD, reset.
- Eenable, D, set.
20O circuito abaixo representa a um ...
- AFlip-flop sensível ao nível lógico alto.
- BFlip-flop sensível ao nível lógico baixo.
- CLatch sensível ao nível lógico baixo.
- DUnidade lógica de uma memória SRAM.
- ELatch sensível ao nível lógico alto.
Information
- Description
- Quiz on CD QUIZ 5, created by Andy Ruiz on 12/07/2017.
- Author
- Andy Ruiz
- Language
- Português
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- 35
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